ฮอเร็กซ์ กรุ๊ป
March 11, 2021
อุตสาหกรรมเซมิคอนดักเตอร์กำลังเพิ่มความพยายามในด้านบรรจุภัณฑ์ขั้นสูงซึ่งเป็นแนวทางที่แพร่หลายมากขึ้นด้วยการออกแบบชิปแบบใหม่และซับซ้อน
โรงหล่อ OSAT และอื่น ๆ กำลังเปิดตัวคลื่นลูกใหม่ของเทคโนโลยีบรรจุภัณฑ์ขั้นสูงเช่น 2.5D / 3D, chiplets และ fan-out และพวกเขากำลังพัฒนาเทคโนโลยีบรรจุภัณฑ์ที่แปลกใหม่มากขึ้นซึ่งสัญญาว่าจะปรับปรุงประสิทธิภาพลดพลังงานและปรับปรุงเวลาในการ ตลาด.แพ็คเกจแต่ละประเภทมีความแตกต่างกันโดยมีข้อแลกเปลี่ยนที่หลากหลายก่อนหน้านี้แนวคิดเบื้องหลังบรรจุภัณฑ์ขั้นสูงคือการประกอบดายที่ซับซ้อนในบรรจุภัณฑ์เพื่อสร้างการออกแบบระดับระบบแต่บรรจุภัณฑ์ขั้นสูงต้องเผชิญกับความท้าทายด้านเทคนิคและต้นทุน
บรรจุภัณฑ์ขั้นสูงไม่ใช่เรื่องใหม่หลายปีที่ผ่านมาอุตสาหกรรมนี้ได้ทำการประกอบแม่พิมพ์ในบรรจุภัณฑ์แต่โดยทั่วไปแล้วแพคเกจขั้นสูงจะถูกใช้สำหรับแอปพลิเคชันระดับไฮเอนด์เนื่องจากต้นทุน
แม้ว่าปัจจุบันบรรจุภัณฑ์ขั้นสูงจะกลายเป็นตัวเลือกที่มีประสิทธิภาพมากขึ้นในการพัฒนาการออกแบบชิปที่ซับซ้อนด้วยเหตุผลหลายประการโดยปกติแล้วเพื่อความก้าวหน้าในการออกแบบอุตสาหกรรมจะพัฒนาระบบบนชิป (SoC) โดยใช้การปรับขนาดชิปเพื่อให้พอดีกับฟังก์ชันต่างๆบนแม่พิมพ์เสาหินเดียวแต่การปรับขนาดนั้นยากขึ้นและมีราคาแพงขึ้นในแต่ละโหนดและไม่ใช่ว่าทุกอย่างจะได้ประโยชน์จากการปรับขนาด
ในประเด็น: Intel ซึ่งเป็นผู้เสนอการปรับขนาดชิปมาเป็นเวลานานพบกับความล่าช้าหลายครั้งในกระบวนการ 10 นาโนเมตรเนื่องจากความผิดพลาดในการผลิตหลายประการตอนนี้ Intel กำลังเพิ่มการออกแบบ 10 นาโนเมตร แต่เมื่อเร็ว ๆ นี้มันล่าช้า 7 นาโนเมตรท่ามกลางปัญหาผลผลิตในขณะที่ บริษัท ให้คำมั่นว่าจะแก้ไขปัญหาและดำเนินการต่อด้วยการปรับขนาดชิป แต่ก็ป้องกันความเสี่ยงด้วยการเพิ่มความพยายามในการบรรจุหีบห่อ
Samsung และ TSMC ผู้ผลิตชิประดับแนวหน้าอีกสองรายกำลังก้าวไปข้างหน้าด้วยการปรับขนาดชิปที่ 5 นาโนเมตรขึ้นไปแต่ Samsung และ TSMC รวมถึงโรงหล่ออื่น ๆ ก็กำลังขยายความพยายามในการบรรจุหีบห่อเช่นกันและ OSAT ซึ่งให้บริการบรรจุภัณฑ์ของบุคคลที่สามยังคงพัฒนาแพ็คเกจขั้นสูงใหม่ ๆ ต่อไป
บรรจุภัณฑ์ขั้นสูงจะไม่สามารถแก้ปัญหาทุกอย่างในการออกแบบชิปได้การปรับขนาดชิปยังคงเป็นตัวเลือกสิ่งที่เปลี่ยนแปลงไปคือเทคโนโลยีแพ็คเกจใหม่มีความสามารถในการแข่งขันสูงขึ้น
“ บรรจุภัณฑ์เป็นขั้นตอนต่อไปในการบรรลุสิ่งที่จำเป็นเมื่อความต้องการที่จะลดขนาดโหนดไม่ใช่ทางเลือกที่ชัดเจนอีกต่อไป” Kim Yess ผู้อำนวยการบริหารของวัสดุ WLP ของ Brewer Science กล่าว“ สถาปัตยกรรมที่สร้างสรรค์สามารถช่วยให้การผลิตอุปกรณ์แอคทีฟและพาสซีฟในปริมาณสูงสำหรับผู้ใหญ่สามารถบรรจุในลักษณะที่ผลลัพธ์ของประสิทธิภาพมีประสิทธิภาพมากขึ้นและมีต้นทุนในการเป็นเจ้าของที่ต่ำกว่า”
ไม่มีแพ็คเกจประเภทใดที่สามารถตอบสนองความต้องการได้ทั้งหมด“ ทางเลือกขึ้นอยู่กับการใช้งานซึ่งกำหนดว่าสถาปัตยกรรมบรรจุภัณฑ์จะเป็นอย่างไรทั้งหมดนี้เกี่ยวกับสิ่งที่คุณต้องการให้ประสิทธิภาพเป็นและฟอร์มแฟคเตอร์ที่คุณต้องการสำหรับอุปกรณ์ปลายทาง” Yess กล่าว
ดังนั้นผู้ขายกำลังพัฒนาหลายประเภทนี่คือเทคโนโลยีล่าสุดบางส่วน:
ASE และ TSMC กำลังพัฒนา fan-out ด้วยซิลิกอนบริดจ์Fan-out ใช้ในการรวมแม่พิมพ์ในแพ็คเกจและบริดจ์ให้การเชื่อมต่อจากแม่พิมพ์หนึ่งไปยังอีกชิ้นหนึ่ง
TSMC กำลังพัฒนาซิลิกอนบริดจ์สำหรับ 2.5D ซึ่งเป็นเทคโนโลยีการเรียงซ้อนแบบไฮเอนด์
หลาย บริษัท กำลังพัฒนาชิปเล็ตซึ่งเป็นวิธีการรวมแม่พิมพ์และเชื่อมต่อเข้ากับแพ็คเกจIntel และอื่น ๆ กำลังพัฒนาข้อกำหนดการเชื่อมต่อระหว่างกันแบบตายต่อตายสำหรับชิปเล็ต
Optical Internetworking Forum (OIF) กำลังพัฒนาข้อกำหนดเกี่ยวกับการตายแบบตายตัวใหม่สำหรับชิปเล็ตทำให้สามารถออกแบบการสื่อสารใหม่ ๆ ได้
ทำไมต้องบรรจุภัณฑ์?
เป็นเวลาหลายทศวรรษที่ผู้ผลิตชิปนำเสนอเทคโนโลยีกระบวนการใหม่ที่มีความหนาแน่นของทรานซิสเตอร์มากขึ้นทุกๆ 18 ถึง 24 เดือนในจังหวะนี้ผู้ขายได้เปิดตัวชิปใหม่ตามกระบวนการนั้นทำให้อุปกรณ์ที่มีความหนาแน่นของทรานซิสเตอร์มากขึ้นและผลิตภัณฑ์อิเล็กทรอนิกส์ใหม่ ๆ ที่มีมูลค่ามากขึ้น
แต่การรักษาสูตรนี้ไว้ที่โหนดขั้นสูงก็ยากขึ้นชิปมีความซับซ้อนมากขึ้นด้วยคุณสมบัติที่เล็กลงและต้นทุนการออกแบบ IC และการผลิตก็พุ่งสูงขึ้นในขณะเดียวกันจังหวะของโหนดที่ปรับขนาดเต็มที่ได้ขยายจาก 18 เดือนเป็น 2.5 ปีหรือนานกว่านั้น
“ ถ้าคุณเปรียบเทียบ 45 นาโนเมตรกับ 5 นาโนเมตรซึ่งเกิดขึ้นในปัจจุบันเราจะเห็นว่าต้นทุนเวเฟอร์เพิ่มขึ้น 5 เท่านั่นเป็นเพราะจำนวนขั้นตอนการประมวลผลที่จำเป็นในการสร้างอุปกรณ์นั้น” Ben Rathsack รองประธานและรองผู้จัดการทั่วไปของ TEL America กล่าว
เนื่องจากต้นทุนการออกแบบที่สูงลิ่วผู้ขายจำนวนน้อยจึงสามารถพัฒนาอุปกรณ์ระดับแนวหน้าได้ชิปจำนวนมากไม่ต้องการโหนดขั้นสูง
แต่การออกแบบจำนวนมากยังคงต้องใช้กระบวนการขั้นสูง“ ถ้าคุณปฏิบัติตามกฎของมัวร์คุณคงคิดว่าการปรับขนาดหรือนวัตกรรมกำลังหยุดลงบอกตรงๆว่าไม่จริงจำนวนอุปกรณ์และวิธีการแพร่กระจายกำลังเติบโตในอัตราที่แข็งแกร่ง” Rathsack กล่าว
การปรับขนาดยังคงเป็นทางเลือกสำหรับการออกแบบใหม่แม้ว่าหลายคนจะค้นหาทางเลือกอื่นเช่นบรรจุภัณฑ์ขั้นสูง“ โมเมนตัมกำลังผลักดันให้ลูกค้าจำนวนมากขึ้นในการใช้งานแอพพลิเคชั่นมากขึ้นเพื่อสำรวจโซลูชันทางเลือกมากกว่าโซลูชันขนาดใหญ่แบบตายเดี่ยวบนซิลิคอนที่มีราคาแพง” วอลเตอร์อึ้งรองประธานฝ่ายพัฒนาธุรกิจของ UMC กล่าว“ เราจะก้าวไปในทิศทางที่ต้องการฟังก์ชันที่ซับซ้อนมากขึ้นอยู่เสมอโดยทั่วไปหมายถึงชิปที่มีขนาดใหญ่ขึ้นเราจัดการสิ่งนั้นมาโดยตลอดด้วยความสามารถในการโยกย้ายไปยังโหนดเทคโนโลยีถัดไปซึ่งมาพร้อมกับความท้าทายในด้านต้นทุนและพลังงานเช่นเดียวกันขณะนี้เราอยู่ในจุดที่ความสามารถดังกล่าวเริ่มไม่เป็นไปได้อีกต่อไปและทางเลือกอื่น ๆ ก็กลายเป็นสิ่งที่จำเป็นโซลูชันบรรจุภัณฑ์ขั้นสูงควบคู่ไปกับแนวทางการเชื่อมต่อระหว่างกันที่เป็นนวัตกรรมทำให้มีทางเลือกที่น่าสนใจเหล่านั้นแต่เราต้องจำไว้ว่าเศรษฐศาสตร์ชิปที่เกี่ยวข้องจะเป็นตัวกำหนดการนำไปใช้ในขั้นสูงสุด”
หลายทศวรรษที่ผ่านมาบรรจุภัณฑ์เป็นสิ่งที่คำนึงถึงมันเป็นเพียงการห่อหุ้มแม่พิมพ์และในขั้นตอนการผลิตผู้ผลิตชิปจะประมวลผลชิปบนเวเฟอร์ในแฟบจากนั้นชิปจะถูกหั่นสี่เหลี่ยมลูกเต๋าและประกอบในแพ็คเกจธรรมดาทั่วไป
แพคเกจทั่วไปมีความสมบูรณ์และราคาไม่แพง แต่มีข้อ จำกัด ด้านประสิทธิภาพทางไฟฟ้าและความหนาแน่นของการเชื่อมต่อนั่นคือสิ่งที่บรรจุภัณฑ์ขั้นสูงเหมาะกับมันช่วยให้ประสิทธิภาพสูงขึ้นด้วย I / Os ที่มากขึ้นในระบบ
2.5D เทียบกับ fan-out
มีบรรจุภัณฑ์ขั้นสูงหลายประเภทในตลาดเช่น 2.5D / 3D และ fan-outทั้งสองประเภทกำลังก้าวไปสู่ฟังก์ชั่นและ I / Os ที่มากขึ้นซึ่งรองรับการดายที่ใหญ่ขึ้นและซับซ้อนมากขึ้น
Fan-out เป็นเทคโนโลยีการบรรจุแบบเวเฟอร์ซึ่งบรรจุแม่พิมพ์ในเวเฟอร์ในแนวของบรรจุภัณฑ์พัดลมเอาท์เหมาะกับพื้นที่ระดับกลางถึงระดับไฮเอนด์Amkor, ASE, JCET และ TSMC จำหน่ายแพ็กเกจ Fan-Out
ในตัวอย่างหนึ่งของ Fan-out DRAM die จะซ้อนอยู่บนชิปลอจิกในแพ็คเกจสิ่งนี้ทำให้หน่วยความจำเข้าใกล้ตรรกะมากขึ้นทำให้แบนด์วิดท์มากขึ้น
แพ็คเกจ Fan-out ประกอบด้วยแม่พิมพ์และชั้นแจกจ่ายซ้ำ (RDL)RDL คือส่วนเชื่อมต่อระหว่างโลหะทองแดงที่เชื่อมต่อส่วนหนึ่งของบรรจุภัณฑ์เข้ากับอีกส่วนหนึ่งด้วยไฟฟ้าRDLs วัดตามเส้นและช่องว่างซึ่งอ้างถึงความกว้างและระยะห่างของรอยโลหะ
Fan-out แบ่งออกเป็นสองส่วน - มาตรฐานและความหนาแน่นสูงกำหนดเป้าหมายสำหรับแอพพลิเคชั่นสำหรับผู้บริโภคและอุปกรณ์พกพาพัดลมเอาท์ความหนาแน่นมาตรฐานถูกกำหนดให้เป็นแพ็คเกจที่มี I / Os และ RDL น้อยกว่า 500 เส้นและพื้นที่มากกว่า8μmเหมาะสำหรับแอพระดับไฮเอนด์พัดลมเอาท์ความหนาแน่นสูงมีมากกว่า 500 I / Os ที่มี RDL น้อยกว่าเส้นและพื้นที่8μm
ในระดับไฮเอนด์ผู้ขายกำลังพัฒนา fan-out ด้วย RDL ที่2μm line / space และอื่น ๆ“ เพื่อให้สอดคล้องกับข้อกำหนดแบนด์วิดท์และ I / O ในปัจจุบันความต้องการเส้นขอบและระยะห่างของ RDL กำลังหดตัวมากขึ้นและกำลังได้รับการประมวลผลในลักษณะเดียวกับการเชื่อมต่อ BEOL โดยใช้การประมวลผลดามัสกัสทองแดงเพื่อให้มีความกว้างน้อยลง” Sandy Wen วิศวกรรวมกระบวนการของ Coventor กล่าว บริษัท วิจัยลำหนึ่งในบล็อก
ในการทำบรรจุภัณฑ์แบบ Fan-out แม่พิมพ์จะถูกวางไว้ในโครงสร้างคล้ายเวเฟอร์โดยใช้ส่วนผสมของแม่พิมพ์อีพ็อกซี่RDL จะถูกสร้างขึ้นแต่ละดายถูกตัดออกเป็นบรรจุภัณฑ์
Fan-out มีความท้าทายบางอย่างเมื่อนำแม่พิมพ์ไปวางไว้ในสารประกอบพวกมันสามารถเคลื่อนที่ได้ในระหว่างกระบวนการผลกระทบนี้เรียกว่าการเลื่อนตายสามารถส่งผลกระทบต่อผลผลิต
ครั้งหนึ่ง Fan-Out ถูก จำกัด ในการนับ I / Oตอนนี้พัดลมเอาท์ความหนาแน่นสูงกำลังเคลื่อนไปสู่การนับ I / O ที่สูงขึ้นและบุกรุกพื้นที่ระดับไฮเอนด์ที่ถือครองโดย 2.5D
2.5D เป็นเทคโนโลยีการบรรจุหีบห่อแบบไฮเอนด์Fan-out จะไม่แทนที่ 2.5Dแต่พัดลมออกมีราคาไม่แพงเพราะไม่ต้องใช้ตัวคั่นเช่น 2.5D
อย่างไรก็ตามพัดลมเอาท์ที่มีความหนาแน่นสูงรองรับชิปที่มากขึ้นเรื่อย ๆ ซึ่งต้องการแพ็คเกจที่ใหญ่ขึ้นโดยปกติชุมชนบรรจุภัณฑ์จะใช้คำว่า "เส้นเล็ง" ที่นี่ใช้ในการผลิตชิปเส้นเล็งหรือมาสก์เป็นแม่แบบหลักของการออกแบบ ICเส้นเล็งสามารถรองรับขนาดแม่พิมพ์ได้ถึง 858 มม. ²โดยประมาณหากแม่พิมพ์มีขนาดใหญ่ขึ้นผู้ผลิตชิปจะประมวลผลชิปบนเส้นเล็งมากกว่าหนึ่งเส้น
ตัวอย่างเช่นชิปขนาดใหญ่อาจต้องใช้เรติเคิลสองอัน (ขนาดเรติเคิล 2X)จากนั้นในขั้นตอนการผลิตเรติเคิลทั้งสองจะถูกพัฒนาแยกกันและเย็บเข้าด้วยกันซึ่งเป็นกระบวนการที่มีราคาแพง
ในขณะเดียวกัน TSMC กำลังจัดส่งแพ็คเกจ fan-out ที่มีขนาดเส้นเล็ง 1.5 เท่า“ เราตั้งเป้าหมายที่จะนำขนาดเส้นเล็ง 1.7 เท่าเข้าสู่การผลิตในไตรมาสที่ 4 ของปีนี้” ดักลาสหยูรองประธานฝ่ายการเชื่อมต่อและบรรจุภัณฑ์แบบบูรณาการของ TSMC กล่าว“ เส้นเล็ง 2.5X จะผ่านการรับรองภายในไตรมาสที่ 1 ปี 21”
แพ็กเกจที่มีขนาดใหญ่ขึ้นทำให้ลูกค้ามีทางเลือกใหม่ ๆสมมติว่าคุณต้องการแพ็คเกจที่มีหน่วยความจำแบนด์วิธสูง (HBM)ใน HBM ดาย DRAM จะเรียงซ้อนกันทำให้มีแบนด์วิดท์ในระบบมากขึ้น
HBM ส่วนใหญ่พบในแพ็คเกจ 2.5D ระดับไฮเอนด์และราคาแพงขณะนี้ด้วยขนาดแพ็คเกจที่ใหญ่ขึ้น ASE และ TSMC กำลังพัฒนาแพ็คเกจพัดลมเอาต์ราคาไม่แพงที่รองรับ HBM
มีทางเลือกใหม่อื่น ๆASE และ TSMC กำลังพัฒนา fan-out ด้วยซิลิกอนบริดจ์Intel เป็น บริษัท แรกที่พัฒนาสะพานซิลิกอนพบได้ในแพ็คเกจระดับไฮเอนด์บริดจ์เป็นชิ้นส่วนซิลิกอนเล็ก ๆ ที่เชื่อมต่อแม่พิมพ์หนึ่งเข้ากับอีกชิ้นหนึ่งในบรรจุภัณฑ์บริดจ์ถูกจัดวางให้เป็นทางเลือกที่ถูกกว่าตัวคั่น 2.5D
บริดเจสสัญญาว่าจะนำฟังก์ชั่นใหม่มาใช้ในการกระจายสัญญาณตัวอย่างเช่นพัดลมเอาท์แบบดั้งเดิมของ TSMC มีระยะพิทช์40μmพร้อมด้วย RDL 3 ชั้นที่เส้น / ช่องว่าง2μm-2μm“ เทคโนโลยี (สะพานซิลิกอนของ TSMC) สามารถลดพิทช์ในเครื่องลงเหลือ25μmเพื่อประหยัดพื้นที่ชิปเส้น RDL และช่องว่างที่0.4μmและ0.4μmให้ความหนาแน่นของการเชื่อมต่อระหว่างกันที่สูงกว่ามาก” Yu กล่าว
2.5D ในขณะเดียวกันก็ไม่หายไปไหนบางคนกำลังพัฒนาสถาปัตยกรรมอุปกรณ์ขนาดใหญ่ที่มี I / O มากขึ้นตอนนี้ 2.5D เป็นตัวเลือกเดียวที่นี่
ใน 2.5D แม่พิมพ์จะเรียงซ้อนกันอยู่ด้านบนของตัวประสานซึ่งรวมผ่านซิลิคอน vias (TSVs)Interposer ทำหน้าที่เป็นสะพานเชื่อมระหว่างชิปและบอร์ดซึ่งให้ I / Os และแบนด์วิดท์มากขึ้น
ในตัวอย่างหนึ่งผู้ขายสามารถรวม FPGA กับก้อน HBM สี่ก้อนได้ในหนึ่งคิวบ์เพียงอย่างเดียวเทคโนโลยี HBM2E ล่าสุดของ Samsung จะมี DRAM ขนาด 16 กิกะบิต 10 นาโนเมตรแปดตัวติดกันแม่พิมพ์เชื่อมต่อโดยใช้ 40,000 TSV ทำให้ความเร็วในการถ่ายโอนข้อมูล 3.2Gbps
เช่นเดียวกับพัดลมเอาท์ 2.5D ก็ขยายออกไปเช่นกันตัวอย่างเช่น TSMC กำลังพัฒนาสะพานซิลิกอนสำหรับ 2.5D ซึ่งทำให้ลูกค้ามีตัวเลือกมากขึ้นTSMC กำลังเตรียมรุ่นเรติเคิล 1.5X (4 HBMs) ที่มีขนาดเรติเคิล 3.0X (8 HBMs) ในการวิจัยและพัฒนา
ทั้งหมดบอกว่า 2.5D ยังคงเป็นตัวเลือกสำหรับระดับไฮเอนด์ แต่พัดลมเอาท์กำลังปิดช่องว่างแล้ว fan-out จะเทียบกับ 2.5D ได้อย่างไร?ในกระดาษ ASE ซึ่งเรียกว่า FOCoS technology fan-out - เปรียบเทียบแพ็กเกจ fan-out สองประเภท (ชิปแรกและชิปสุดท้าย) กับ 2.5Dแต่ละแพ็คเกจประกอบด้วย ASIC และ HBMเป้าหมายคือเพื่อเปรียบเทียบการบิดงอ, ความเค้นอิเล็กทริกต่ำ k, ความเค้นระหว่าง / RDL, ความน่าเชื่อถือร่วมกันและประสิทธิภาพการระบายความร้อน
“ ความบิดงอของแพ็คเกจ FOCoS ทั้งสองประเภทนั้นต่ำกว่า 2.5D เนื่องจาก CTE ที่เล็กกว่าที่ไม่ตรงกันระหว่างคอมโบดายและสแต็กอัพวัสดุพิมพ์” Wei-Hong Lai ของ ASE กล่าวในเอกสาร“ ความเค้น (low-k) ของ FOCoS สำหรับทั้งชิปแรกและชิปสุดท้ายต่ำกว่า 2.5D”
ทองแดงเชื่อมต่อสำหรับ 2.5D มีความเครียดต่ำกว่าพัดลมเอาท์“ 2.5D, FOCoS แบบชิปแรกและ FOCoS สุดท้ายของชิปมีประสิทธิภาพในการระบายความร้อนที่ใกล้เคียงกันและทั้งหมดนี้ดีพอสำหรับการใช้งานที่ใช้พลังงานสูง” Lai กล่าว
ตัวเลือกเพิ่มเติม - Chiplets, SiPs
นอกจาก 2.5D และ fan-out แล้วลูกค้ายังสามารถพัฒนาแพ็คเกจขั้นสูงที่กำหนดเองได้อีกด้วยตัวเลือกต่างๆ ได้แก่ 3D-ICs, chiplets, multi-chip module (MCMs) และ system-in-package (SiP)ในทางเทคนิคแล้วสิ่งเหล่านี้ไม่ใช่ประเภทแพ็คเกจเป็นสถาปัตยกรรมหรือวิธีการที่ใช้ในการพัฒนาแพ็คเกจแบบกำหนดเอง
SiP คือแพ็คเกจหรือโมดูลที่กำหนดเองซึ่งประกอบด้วยระบบอิเล็กทรอนิกส์ที่ใช้งานได้หรือระบบย่อยตาม ASESiP เกี่ยวข้องกับเทคโนโลยีที่หลากหลายในกล่องเครื่องมือซึ่งอาจรวมถึงอุปกรณ์ต่างๆพาสซีฟและโครงร่างการเชื่อมต่อระหว่างกันเป็นต้นเมื่อเลือกจากตัวเลือกเหล่านี้ลูกค้าสามารถพัฒนาแพ็คเกจ SiP ที่กำหนดเองเพื่อให้ตรงกับความต้องการได้
Chiplets เป็นอีกทางเลือกหนึ่งด้วยชิปเล็ตผู้ผลิตชิปอาจมีเมนูโมดูลาร์ดายหรือชิปเล็ตในไลบรารีChiplets อาจมีฟังก์ชั่นที่แตกต่างกันในโหนดต่างๆลูกค้าสามารถผสมและจับคู่ชิปเล็ตและเชื่อมต่อโดยใช้โครงร่างการเชื่อมต่อระหว่างกันแบบตายต่อตาย
เป็นไปได้ว่าชิปเพล็ตสามารถแก้ปัญหาสำคัญได้ที่โหนดขั้นสูงแม่พิมพ์เสาหินมีขนาดใหญ่และมีราคาแพงด้วยชิปเล็ตลูกค้าสามารถแยกแม่พิมพ์ที่มีขนาดใหญ่เป็นชิ้นเล็ก ๆ ได้ซึ่งจะช่วยลดต้นทุนและเพิ่มผลตอบแทน“ เราอยากจะบอกว่าชิปเล็ตกำลังแยกชิ้นส่วนของแม่พิมพ์เสาหินออกเป็นชิ้นส่วนจากนั้นจึงสร้างชิ้นส่วนขึ้นมา แต่พวกมันยังคงทำหน้าที่เป็นแม่พิมพ์ชิ้นเดียวได้” Jan Vardaman ประธาน TechSearch International กล่าว
ยังมีประโยชน์อื่น ๆ“ ท้ายที่สุดแล้วเทคโนโลยีการบรรจุหีบห่อนั้นเกี่ยวกับการเพิ่มความหนาแน่นและการลดกำลังลงทำให้สามารถเชื่อมต่อชิปเล็ตในแพ็คเกจที่มีฟังก์ชันการทำงานที่ตรงหรือเกินฟังก์ชันการทำงานของ SoC แบบเสาหินประโยชน์ที่ได้รับจากแนวทางนี้ ได้แก่ ต้นทุนที่ต่ำลงมีความยืดหยุ่นมากขึ้นและใช้เวลาในการทำตลาดได้เร็วขึ้น” Ramune Nagisetty ผู้อำนวยการฝ่ายกระบวนการและการรวมผลิตภัณฑ์ของ Intel กล่าวในการนำเสนอล่าสุด
ด้วยการใช้วิธีการแบบชิปเล็ตผู้ขายสามารถพัฒนา 3D-ICs หรือ MCM ได้MCM รวมแม่พิมพ์และเชื่อมต่อเข้ากับโมดูล3D-IC อาจมีหลายรูปแบบอาจเกี่ยวข้องกับการซ้อนลอจิกบนหน่วยความจำหรือตรรกะบนลอจิกในแพ็คเกจ
สำหรับหนึ่ง Intel ได้พัฒนาสถาปัตยกรรมที่มีลักษณะคล้ายชิปเพล็ตต่างๆบริษัท มีชิ้นส่วนในบ้านเพื่อพัฒนาสถาปัตยกรรมเหล่านี้รวมถึงบล็อก IP ของตัวเองสะพานซิลิกอนและเทคโนโลยีการเชื่อมต่อระหว่างกันแบบตายตัว
รูปที่ 1: เทคโนโลยี 2.5D และ 3D โดยใช้เทคโนโลยีบริดจ์และ Foveros ของ Intelที่มา: Intel
การเชื่อมต่อระหว่างกันตายเป็นสิ่งสำคัญมันรวมหนึ่งตายกับอีกคนหนึ่งในแพ็คเกจแม่พิมพ์แต่ละชิ้นประกอบด้วยบล็อก IP ที่มีอินเทอร์เฟซทางกายภาพหนึ่งดายที่มีอินเทอร์เฟซทั่วไปสามารถสื่อสารกับอีกดายผ่านสายไฟสั้น
อุตสาหกรรมนี้กำลังพัฒนาเทคโนโลยีอินเทอร์เฟซแบบต่อตายหลายตัว ได้แก่ Advanced Interface Bus (AIB), Bunch of Wires (BoW), CEI-112G-XSR และ OpenHBI
กลุ่มสถาปัตยกรรมเฉพาะโดเมนแบบเปิด (ODSA) กำลังพัฒนาสองอินเทอร์เฟซเหล่านี้ - BoW และ OpenHBIOpenHBI เป็นเทคโนโลยีการเชื่อมต่อระหว่างกันแบบต่อตายที่ได้มาจากมาตรฐาน HBMBoW รองรับแพ็คเกจต่างๆทั้งสองอยู่ใน R&D
เทคโนโลยีตายต่อตายของ Intel เรียกว่า AIBนอกจากนี้ Intel ยังกำลังพัฒนาชิปเล็ตหรือไทล์ที่รองรับ AIBบริษัท ได้พัฒนากระเบื้อง 10 ชิ้นโดยมีผลงานอีก 10 ชิ้นเช่นตัวรับส่งสัญญาณตัวแปลงข้อมูลซิลิคอนโฟโตนิกส์และเครื่องเร่งการเรียนรู้ของเครื่อง
ในขณะที่ Intel ยังคงนำชิ้นส่วนนี้ไปพัฒนาชิปเล็ต แต่ผู้ผลิตอุปกรณ์รายอื่นก็สามารถรับเทคโนโลยี AIB และพัฒนาสถาปัตยกรรมที่คล้ายคลึงกันได้โดยใช้ IP ของตนเองหรือของบุคคลที่สาม
Intel สามารถเข้าถึง AIB สำหรับผลิตภัณฑ์ภายในAIB ยังนำเสนอเป็นเทคโนโลยีโอเพ่นซอร์สและปลอดค่าลิขสิทธิ์สำหรับบุคคลที่สามบนเว็บไซต์ CHIPS Alliance
AIB เวอร์ชันใหม่กำลังอยู่ในระหว่างการทำงานCHIPS Alliance ซึ่งเป็นกลุ่มอุตสาหกรรมเพิ่งเปิดตัวข้อกำหนดร่าง AIB เวอร์ชัน 2.0AIB 2.0 มีความหนาแน่นของแบนด์วิดท์ขอบมากกว่า AIB 1.0 ถึงหกเท่า
อย่างไรก็ตามสำหรับ บริษัท ส่วนใหญ่ถือเป็นความท้าทายที่สำคัญในการพัฒนาสถาปัตยกรรมที่มีลักษณะคล้ายชิปเล็ตความสามารถในการรับชิปเล็ตที่ใช้งานร่วมกันได้และผ่านการทดสอบจากผู้จำหน่ายหลายรายยังคงเป็นรูปแบบที่ไม่ได้รับการพิสูจน์
มีทางออกที่นี่ตัวอย่างเช่น Blue Cheetah Analog Design กำลังพัฒนาเครื่องกำเนิดไฟฟ้าสำหรับ AIBตัวสร้างเปิดใช้งานบล็อกแบบกำหนดเอง AIB ที่พร้อมลงชื่อเข้าใช้ในกระบวนการต่างๆ“ ด้วยการผลิตบล็อกแบบกำหนดเองด้วยความเร็วปุ่มกดเครื่องปั่นไฟของ Blue Cheetah ช่วยลดเวลาในการออกสู่ตลาดและความพยายามด้านวิศวกรรมที่จำเป็นในการผลิต IP ที่พร้อมใช้งานแบบเทปออก” กฤษณะ Settaluri ซีอีโอของ Blue Cheetah กล่าว
นั่นไม่ได้ช่วยแก้ปัญหาทั้งหมดประการหนึ่งชิปเล็ตต้องการแม่พิมพ์ที่ดีที่รู้จักกันดีหากมีข้อผิดพลาดอย่างน้อยหนึ่งชิ้นในสแต็กแพคเกจทั้งหมดอาจล้มเหลวดังนั้นผู้ขายจึงต้องการกลยุทธ์การผลิตที่ดีพร้อมการควบคุมกระบวนการที่ดี
“ เนื่องจากกระบวนการบรรจุภัณฑ์ขั้นสูงมีความซับซ้อนมากขึ้นด้วยคุณสมบัติที่เล็กลงความจำเป็นในการควบคุมกระบวนการที่มีประสิทธิภาพจึงเพิ่มขึ้นอย่างต่อเนื่อง” Tim Skunes รองประธานฝ่ายวิจัยและพัฒนาของ CyberOptics กล่าว“ ต้นทุนของความล้มเหลวสูงเนื่องจากกระบวนการเหล่านี้ใช้แม่พิมพ์ที่มีราคาแพงซึ่งเป็นที่รู้จักกันดี”
ชิพเล็ตเพิ่มเติม
สำหรับแพ็คเกจขั้นสูงผู้ขายจะใช้โครงร่างการเชื่อมต่อระหว่างกันที่มีอยู่ในบรรจุภัณฑ์แม่พิมพ์จะเรียงซ้อนกันและเชื่อมต่อกันโดยใช้ไมโครบัมป์ทองแดงและเสาการกระแทก / เสาให้การเชื่อมต่อไฟฟ้าขนาดเล็กและรวดเร็วระหว่างอุปกรณ์ต่างๆ
ไมโครบัมป์ / เสาที่ทันสมัยที่สุดคือโครงสร้างขนาดเล็กที่มีระยะห่าง40μmถึง36μmการกระแทก / เสาได้รับการพัฒนาโดยใช้อุปกรณ์ต่างๆจากนั้นดายจะเรียงซ้อนกันและผูกมัดโดยใช้ตัวยึดเวเฟอร์
สำหรับสิ่งนี้อุตสาหกรรมใช้พันธะการบีบอัดด้วยความร้อน (TCB)ผู้ผูกมัด TCB จะหยิบดายและจัดแนวการกระแทกกับการกระแทกจากดายอื่น
TCB เป็นกระบวนการที่ช้านอกจากนี้การกระแทก / เสากำลังเข้าใกล้ขีด จำกัด ทางกายภาพของพวกเขาซึ่งอยู่ที่ประมาณ20μm
นั่นคือสิ่งที่เทคโนโลยีใหม่ที่เรียกว่าพันธะไฮบริดเข้ากันได้ยังคงอยู่ในการวิจัยและพัฒนาสำหรับบรรจุภัณฑ์สแต็คพันธะไฮบริดและพันธบัตรจะตายโดยใช้การเชื่อมระหว่างทองแดงกับทองแดงให้แบนด์วิดท์มากขึ้นและใช้พลังงานต่ำกว่าวิธีการซ้อนและการเชื่อมที่มีอยู่
โรงหล่อกำลังพัฒนาพันธะไฮบริดสำหรับบรรจุภัณฑ์ขั้นสูงTSMC หนึ่งกำลังทำงานกับเทคโนโลยีที่เรียกว่า System on Integrated Chip (SoIC)ด้วยการใช้พันธะไฮบริด SoIC ของ TSMC ช่วยให้สามารถใช้สถาปัตยกรรมชิปเล็ตแบบ 3 มิติที่สนามย่อย10μm
เมื่อเร็ว ๆ นี้ TSMC เปิดเผยแผนงาน SoICภายในสิ้นปี SoIC จะเปิดตัวด้วยสนามบอนด์ขนาด9μmตามด้วย6μmในกลางปี 2021 และ4.5μmในต้นปี 2566
การย้ายพันธะไฮบริดจากห้องปฏิบัติการไปยังห้องปฏิบัติการไม่ใช่กระบวนการง่ายๆ“ ความท้าทายในกระบวนการที่สำคัญของการเชื่อมทองแดงแบบไฮบริด ได้แก่ การควบคุมข้อบกพร่องของพื้นผิวเพื่อป้องกันช่องว่างการควบคุมพื้นผิวระดับนาโนเมตรเพื่อรองรับการสัมผัสแผ่นพันธะไฮบริดที่แข็งแกร่งและการควบคุมการจัดตำแหน่งของแผ่นทองแดงบนแม่พิมพ์ด้านบนและด้านล่าง” Stephen Hiebert กล่าว ผู้อำนวยการอาวุโสฝ่ายการตลาดของ KLA
ในขณะเดียวกันคนอื่น ๆ ก็กำลังพัฒนาชิพเล็ตเช่นกันตัวอย่างเช่นในอุตสาหกรรมการสื่อสาร OEM จะรวม SoC ของสวิตช์อีเธอร์เน็ตขนาดใหญ่ไว้ในระบบSoC ประกอบด้วยอีเทอร์เน็ตสวิตช์ตายและ SerDes บนชิปเดียวกัน
“ เมื่อเราก้าวไปสู่ความเร็วที่สูงขึ้นและเมื่อการพิมพ์หินไปสู่รูปทรงเรขาคณิตที่ละเอียดขึ้นโครงสร้างแอนะล็อกและดิจิทัลก็ไม่ได้มีขนาดเท่ากัน” นาธานเทรซี่นักเทคโนโลยีและผู้จัดการมาตรฐานอุตสาหกรรมของ TE Connectivity กล่าวเทรซียังเป็นประธานของ OIF
“ ถ้าคุณมีสวิทช์ดายแสดงว่ามีส่วนดิจิทัลจากนั้นคุณมี SerDes ซึ่งเป็น serializer / deserializer ที่ให้ I / O สำหรับชิปนั่นคือโครงสร้างอนาล็อกมันไม่ได้ขนาดที่ดี” เทรซี่กล่าว
เมื่อระบบเคลื่อนไปสู่อัตราข้อมูลที่เร็วขึ้น SerDes จึงใช้พื้นที่มากเกินไปดังนั้นในบางกรณีฟังก์ชัน SerDes จะถูกแยกออกจากแม่พิมพ์ที่มีขนาดใหญ่กว่าและแตกออกเป็นชิ้นส่วนขนาดเล็กหรือเศษเล็กเศษน้อย
จากนั้นแม่พิมพ์ทั้งหมดจะถูกรวมเข้ากับ MCMชิปสวิตช์ขนาดใหญ่อยู่ตรงกลางซึ่งล้อมรอบด้วยชิป I / O ขนาดเล็กสี่ตัว
นั่นคือสิ่งที่มาตรฐานเหมาะสมที่นี่OIF กำลังพัฒนาเทคโนโลยีที่เรียกว่า CEI-112G-XSRXSR เชื่อมต่อชิปเล็ตและออปติคอลเอ็นจิ้นใน MCM
สรุป
เห็นได้ชัดว่าบรรจุภัณฑ์ขั้นสูงเป็นตลาดที่คึกคักและมีตัวเลือกใหม่ ๆ เพิ่มขึ้นเรื่อย ๆ
นั่นสำคัญสำหรับลูกค้าเสาหินตายด้วยการปรับขนาดเศษจะไม่หายไปแต่มันจะยากขึ้นและแพงขึ้นในแต่ละเทิร์น (จาก Mark LaPedus)
